Господа, столкнулись с проблемой. Пишем приложение standalone, работаем в IAR на с. Железяка представляет из себя параллельную АЦП (12 бит), подключенную к данному модулю. Тактируем и рулим АЦП с него же и считываем данные
В нашем случае контроллер ввода-вывода PIO настроен на частоту работы 12 МГц. Это реализовано с помощью регистра PMC_PCER, который разрешает или запрещает подачу Master Clock на PIO. В свою очередь, Master Clock тактируется от внешнего тактового генератора 12 МГц и не изменяется. Регистров настройки другой (большей 12 МГц) частоты PIO в даташите мы не обнаружили. Т.е. реально получается для приема 12 бит АЦП скорость 1.5 МГц для ногодрыгания каждой ножки.

Кто подскажет варианты выхода из данной ситуации??? Подскажите регистры настройки частоты PIO, чтобы выжать ногодрыгание и прием данных с 12 бит АЦП хотя бы 50 МГц (как у STM32).

В файле "Optimizing Power Consumption of AT91SAM9261-based Systems" с официального сайта Atmel http://www.atmel.com/Images/doc6217.pdf на странице 2 приведена блок-диаграмма системного контроллера. Согласно этой схеме PIO тактируется от PMC контроллера, который может умножать или делить частоту PLL (для PCK и MCK до 400 МГц).

Так почему-же мы не можем настроить частоту ногодрыгания равную частоте работы процессора???

Цитата

Кто подскажет варианты выхода из данной ситуации??? Подскажите регистры настройки частоты PIO, чтобы выжать ногодрыгание и прием данных с 12 бит АЦП хотя бы 50 МГц (как у STM32).

имхо, из GPIO вы больше не выжмете, я плотно не лазил, но если бы АРМы этого семейства имели бы скоростной gpio, то об этом на каждом углу было бы написано. В пику STM32, для которого есть аппнота, где STM32 чуть тужась, разворачивает TFT (320x240) на обычных ножках..
у вас есть варианты:
- подыскать более другой АЦП со скоростным интерфейсом
- попробовать использовать корку Static Memory Controller АРМа. с добавлением мелкой логики или cpld, может сработать
- сгородить промежуточный интерфейс на ФПГА/CPLD