Topic opened

Снова занялся FPGA и всплыл старый вопрос, при сборке возникает предупреждение.

WARNING:Place:1019 - A clock IOB / clock component pair have been found that are not placed at an optimal clock IOB /
clock site pair. The clock component <sdram_clk_OBUF_BUFG> is placed at site <BUFGMUX_X1Y0>. The IO component <clk>
is placed at site <P54>. This will not allow the use of the fast path between the IO and the Clock buffer. This is
normally an ERROR but the CLOCK_DEDICATED_ROUTE constraint was applied on COMP.PIN <clk.PAD> allowing your design to
continue. This constraint disables all clock placer rules related to the specified COMP.PIN. The use of this
override is highly discouraged as it may lead to very poor timing results. It is recommended that this error
condition be corrected in the design.

Без констрейна:
NET "clk" CLOCK_DEDICATED_ROUTE = true;
Вообще не собиралось. В принципе не критично, просто для эрудиции ;) Я так понимаю клок не оптимально приходит. А можно полюбопытствовать как так вышло? ;)

_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _
Отредактированно Strijar 16.01.2009 г. в 18:52:41

Это конечно не лучший вариант, когда сигнал на глобальный буфер идет не со специального пина (от чего и ругань), но не смертельно.

_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _
Отредактированно starterkit 16.01.2009 г. в 19:41:08