Topic opened

Т.к. Spartan3E позиционируется как "Low Cost", FPGA этого семейства имеют неприятную "изюминку" связанную с тем, что не все I/O пины чипа могут быть двунаправленными (только вход). Отсюда и возникает моя оговорка "разъемы совместимы по распиновке", т.е. разъемы подключаемые к FPGA я развожу таким образом чтобы "только" входные пины FPGA подключались к определенным пинам разъема. Платы расширения создаются с учетом этих "ограничений".

Скажите, а это правда, что SRAM и SDRAM подключены к FPGA по одним сигнальным линиям (судя по схеме ). Если да, то подскажите, пожалуйста, каким образом осуществлять выбор памяти, чтобы работая с одной это не мешало другой?
Спасибо за помощь!

К сожалению это не возможно.
Можно конечно внедрять полный мультиплексор всех линий ... но это все мучительно и сложно получится.
Изначально, на SK-M-XC3S500E небыло SDRAM памяти, после экспериментов с первым прототипом, я решил добавить SDRAM, но побоялся "сломать" шину параллельным включением чипов (сигналы очень ортогонально расположены, я бы всю "землю" "изрезал").
В добавок, был следующий довод: готовой корки для подключения на одной шине SDRAM и SRAM (да и ввобще с любой общей шиной нескольких устройств внешней памяти) для MicroBlaze нет и вряд-ли найдется "смельчак" не полжалеющий время на ее создание.

Понятно, тогда скажите, если я, например, буду "окучивать" только SRAM в FPGA, при этом мне не будет мешать SDRAM, и наоборот? В принципе, если основные сигналы управления разные (запись, чтение, воборка и т.д.), то должно быть все нормально, но при этом работая с одной шина данных другая должна быть в третьем состоянии.

Скажите я прав, так смогу их окучивать?

Если да то выборку можно сделать по управляющим регистрам и при этом все должно срастись.

Тока на Refresh придется переключатся, если хочется поддерживать записанные данные и там, и там...

_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _
Отредактированно Anton 19.12.2007 г. в 16:28:27

Все верно ...
Стробы выбора чипов SRAM и SDRAM не "пересекаются" ...

Простите за назойливость, но у меня возник еще один вопрос:


На какую частоту генеротор стоит у FPGA (DA3 - по схеме)?
И правильно ли я понял, что на мезанине с Ethernet нет генератора на 25 МГц, это значит что с помощью PLL (DCM for Xilinx) получаются все частоты внутри FPGA и соответственно PHY драйвер питается с FPGA?

Сори, "прошляпил" Ваше сообщение, исправляюсь ...
1) Генератор на 50МГц.
2) Да, генератора на SK-Ethernet-Plug нет, 25МГц подаются с FPGA (где и "рождаются").
3) Все остальны тактовые, используемые PHY, генерируются уже непосредственно в самой MAC корке, и Вам заботиться об этом не следует, единственно констрейны не мешает прикрутить, как они советуют (найдете в доке на корку).