Сразу не заметил:

Цитата

FS-Boot requires a minimium of 8K bytes of BRAM memory.

В какой то мере расточительно, лучше эту память под кеши MicroBlaze использовать. Хотя, для начала, это лучший вариант, если он все-таки DataFlash поддерживает.

Пробую EDK 9.2. Возник вопрос как подключить к microblaze RAM RS232 Ethernet.
В мастере для памяти ширина адресов 8 16 32 а для данных тоже 8 16 32. Микросхема памяти на плате имеет число выводов не кратное 8.
Где назначать номера выводов ПЛИС для этого случая?
Как подключить flash?

Самый простой вариант, это воспользоваться визардом построения системы, там включите корки SDRAM, UARTLite, EMACLite (только для нее лекарство надо).
Параметры для корок можете посмотреть в демонстрационных проектах с диска.
"Распиновка" выводов FPGA описывается в файле ограничений UCF, в нем же, как минимум, еще надо указать значение входной тактовой частоты (это подставится автоматом по завершению работы визарда).
Какую именно flash, если PROM, то имеется xapp482, если DataFlash, то прийдется самому ...

А чем лечить пациента
Корки SDRAM нет. Есть EMC и MEMORY. Какую взять?
Пока взял MEMORY->MPMC3_SDRAM_CUSTOM.

_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _
Отредактированно Kuzemko 22.12.2007 г. в 18:12:38

Смотрите внимательней, там есть "SDRAM" в ниспадающем списке корок при добавлении устройства ...

Где

Занятно, видимо в 9.2 решили не выделять SDRAM ...
В любом случае, можно добавить корку руками в MHS файл:

Код

BEGIN opb_sdram
PARAMETER INSTANCE = Generic_SDRAM
PARAMETER HW_VER = 1.00.e
PARAMETER C_INCLUDE_BURST_SUPPORT = 0
PARAMETER C_INCLUDE_HIGHSPEED_PIPE = 1
PARAMETER C_SDRAM_AWIDTH = 12
PARAMETER C_SDRAM_BANK_AWIDTH = 2
PARAMETER C_SDRAM_COL_AWIDTH = 9
PARAMETER C_SDRAM_DWIDTH = 8
PARAMETER C_OPB_CLK_PERIOD_PS = 20000
PARAMETER C_SDRAM_TMRD = 2
PARAMETER C_SDRAM_TCCD = 1
PARAMETER C_SDRAM_TRAS = 40000
PARAMETER C_SDRAM_TRC = 65000
PARAMETER C_SDRAM_TRFC = 75000
PARAMETER C_SDRAM_TRCD = 20000
PARAMETER C_SDRAM_TRRD = 15000
PARAMETER C_SDRAM_TRP = 20000
PARAMETER C_SDRAM_TREF = 64
PARAMETER C_SDRAM_CAS_LAT = 3
PARAMETER C_BASEADDR = 0x20800000
PARAMETER C_HIGHADDR = 0x20ffffff
BUS_INTERFACE SOPB = mb_opb
PORT OPB_Clk = sys_clk_s
PORT SDRAM_CLK_in = sys_clk_s
PORT SDRAM_DQ = fpga_0_Generic_SDRAM_SDRAM_DQ
PORT SDRAM_Addr = fpga_0_Generic_SDRAM_SDRAM_Addr
PORT SDRAM_DQM = fpga_0_Generic_SDRAM_SDRAM_DQM
PORT SDRAM_WEn = fpga_0_Generic_SDRAM_SDRAM_WEn
PORT SDRAM_CSn = fpga_0_Generic_SDRAM_SDRAM_CSn
PORT SDRAM_CASn = fpga_0_Generic_SDRAM_SDRAM_CASn
PORT SDRAM_RASn = fpga_0_Generic_SDRAM_SDRAM_RASn
PORT SDRAM_Clk = fpga_0_Generic_SDRAM_SDRAM_Clk
PORT SDRAM_BankAddr = fpga_0_Generic_SDRAM_SDRAM_BankAddr
END

Там же прописать порты

Код

PORT fpga_0_Generic_SDRAM_SDRAM_DQ_pin = fpga_0_Generic_SDRAM_SDRAM_DQ, DIR = IO, VEC = [0:7]
PORT fpga_0_Generic_SDRAM_SDRAM_Addr_pin = fpga_0_Generic_SDRAM_SDRAM_Addr, DIR = O, VEC = [0:11]
PORT fpga_0_Generic_SDRAM_SDRAM_DQM_pin = fpga_0_Generic_SDRAM_SDRAM_DQM, DIR = O, VEC = [0:0]
PORT fpga_0_Generic_SDRAM_SDRAM_WEn_pin = fpga_0_Generic_SDRAM_SDRAM_WEn, DIR = O
PORT fpga_0_Generic_SDRAM_SDRAM_CSn_pin = fpga_0_Generic_SDRAM_SDRAM_CSn, DIR = O
PORT fpga_0_Generic_SDRAM_SDRAM_CASn_pin = fpga_0_Generic_SDRAM_SDRAM_CASn, DIR = O
PORT fpga_0_Generic_SDRAM_SDRAM_RASn_pin = fpga_0_Generic_SDRAM_SDRAM_RASn, DIR = O
PORT fpga_0_Generic_SDRAM_SDRAM_Clk_pin = fpga_0_Generic_SDRAM_SDRAM_Clk, DIR = O
PORT fpga_0_Generic_SDRAM_SDRAM_BankAddr_pin = fpga_0_Generic_SDRAM_SDRAM_BankAddr, DIR = O, VEC = [0:1]

А так же "драйвер" в MSS файл:

Код

BEGIN DRIVER
PARAMETER DRIVER_NAME = sdram
PARAMETER DRIVER_VER = 1.00.a
PARAMETER HW_INSTANCE = Generic_SDRAM
END

Ну и закрепление пинов чипа в UCF:

Код

Net fpga_0_Generic_SDRAM_SDRAM_DQ_pin<0> LOC=p68;
Net fpga_0_Generic_SDRAM_SDRAM_DQ_pin<1> LOC=p67;
Net fpga_0_Generic_SDRAM_SDRAM_DQ_pin<2> LOC=p70;
Net fpga_0_Generic_SDRAM_SDRAM_DQ_pin<3> LOC=p62;
Net fpga_0_Generic_SDRAM_SDRAM_DQ_pin<4> LOC=p54;
Net fpga_0_Generic_SDRAM_SDRAM_DQ_pin<5> LOC=p58;
Net fpga_0_Generic_SDRAM_SDRAM_DQ_pin<6> LOC=p59;
Net fpga_0_Generic_SDRAM_SDRAM_DQ_pin<7> LOC=p60;
Net fpga_0_Generic_SDRAM_SDRAM_Addr_pin<0> LOC=p23;
Net fpga_0_Generic_SDRAM_SDRAM_Addr_pin<1> LOC=p43;
Net fpga_0_Generic_SDRAM_SDRAM_Addr_pin<2> LOC=p22;
Net fpga_0_Generic_SDRAM_SDRAM_Addr_pin<3> LOC=p21;
Net fpga_0_Generic_SDRAM_SDRAM_Addr_pin<4> LOC=p20;
Net fpga_0_Generic_SDRAM_SDRAM_Addr_pin<5> LOC=p17;
Net fpga_0_Generic_SDRAM_SDRAM_Addr_pin<6> LOC=p16;
Net fpga_0_Generic_SDRAM_SDRAM_Addr_pin<7> LOC=p15;
Net fpga_0_Generic_SDRAM_SDRAM_Addr_pin<8> LOC=p33;
Net fpga_0_Generic_SDRAM_SDRAM_Addr_pin<9> LOC=p34;
Net fpga_0_Generic_SDRAM_SDRAM_Addr_pin<10> LOC=p35;
Net fpga_0_Generic_SDRAM_SDRAM_Addr_pin<11> LOC=p66;
Net fpga_0_Generic_SDRAM_SDRAM_DQM_pin<0> LOC=p32;
Net fpga_0_Generic_SDRAM_SDRAM_WEn_pin LOC=p53;
Net fpga_0_Generic_SDRAM_SDRAM_CSn_pin LOC=p112;
Net fpga_0_Generic_SDRAM_SDRAM_CASn_pin LOC=p52;
Net fpga_0_Generic_SDRAM_SDRAM_RASn_pin LOC=p51;
Net fpga_0_Generic_SDRAM_SDRAM_Clk_pin LOC=p26;
Net fpga_0_Generic_SDRAM_SDRAM_BankAddr_pin<1> LOC=p44;
Net fpga_0_Generic_SDRAM_SDRAM_BankAddr_pin<0> LOC=p50;

_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _
Отредактированно starterkit 22.12.2007 г. в 21:37:21

В новой версии отказываються от OPB

****************************************************
Creating system netlist for hardware specification..
****************************************************
platgen -p xc3s250etq144-4 -lang vhdl system.mhs
Release Xilinx EDK 9.2 - platgen EDK_Jm.16
Copyright (c) 1995-2007 Xilinx, Inc. All rights reserved.
Command Line: platgen -p xc3s250etq144-4 -lang vhdl system.mhs
Parse system.mhs ...
Read MPD definitions ...
Overriding IP level properties ...
Performing IP level DRCs on properties...
Running DRC Tcl procedures for OPTION IPLEVEL_DRC_PROC...
ERROR:MDT - issued from TCL procedure "check_icache_fsl" line 152
microblaze_0 (microblaze) - The ICACHE XCL bus interface is unconnected. The
MicroBlaze processor (version v5.00.a and higher) requires that the XCL bus
interface is connected when the ICACHE is enabled.
INFO:coreutil - License for component <xps_ethernetlite_v1> found, but the
generated design will cease to function in the programmed device after
operating for some period of time. This allows you to evaluate the component
in hardware. You are encouraged to license this component.
For ordering information, please refer to the
product page for this component on www.xilinx.com
Running UPDATE Tcl procedures for OPTION PLATGEN_SYSLEVEL_UPDATE_PROC...
INFO: The Generic_Ethernet_10_100 core has constraints automatically generated by XPS in implementation/generic_ethernet_10_100_wrapper/generic_ethernet_10_100_wrapper.ucf.
It can be overridden by constraints placed in the system.ucf file.
ERROR:MDT - platgen failed with errors!
make:
*** [implementation/microblaze_0_wrapper.ngc] &#208;&#158;&#209;&#136;&#208;&#184;&#208;±&#208;&#186;&#208;° 2
Done!

Шина PLB, в данном контексте, это слайсы на ветер :).
Попробуйте воспользоваться MicroBlaze v4.0 (насколько я помню, основное отличие в более позних версиях - увеличили конвейер инструкций, сами понимаете ни есть гуд на ветвлениях кода, зато повысилась максимальная "разводимая" тактовая частота). В добавок у 4.0 еще LMB шина есть, ее хотя из визарда построения корок давно исключили, но это самый простой/легковесный и быстрый вариант корки, если интересно, могу поподробнее расписать как ее задействовать.

Конечно интересует, опишите пожалуйста!